計算機の構造後期資料4

参考文献

計算機設計技法第2版 (マルチプロセッサシステム論)、B.ウイルキンソン、トッパン, 1998

コンピュータシステムの基礎

プログラム内蔵方式計算機 (stored program computer) --- 2進数で生成されたプログラムをメモリに内蔵し、これを定義された方法で実行するコンピュータのことです。ノイマン型コンピュータ(= von Neumann Computer)とも呼ばれます。

(注)非ノイマン型コンピュータには、

データフロー・コンピュータ --- 命令の順番ではなく、用意できたデータの順に計算する
ニューロ・コンピュータ --- 個々の部品は定義にしたがって動作するが、全体が命令にしたがって動いているわけではない

などがあります。

コンピュータの発展

Charles Babbage (英) --- 解析エンジン、1834
Zuse (独)--- 1930〜1940年代に独自の研究
von Neumann --- 論文により有名に(実はアイディアはエッカートやモークリーによる)

基本的なノイマン型コンピュータの特徴

命令とデータの両方を保持するメモリを持つ
メモリから命令をとってくる(fetchする)ための制御ユニットがある
実行のための算術処理装置を持つ
データをシステムへ移動したり、システムから移動させたりするための入出力機構と周辺装置を持つ。

プロセッサ(CPU = Central Processing Unit, 中央処理装置) は、 2進数で表現された機械語命令(machine instructions)を処理します。この機械語命令の列がプログラムです。ユーザは希望する計算を行なわせるために、命令を命令セット (instruction set) から選んでプログラムとして並べます。通常はプログラムは高級言語で書かれ、コンパイラによってアセンブリ言語(asembly language)へと翻訳され、さらにアセンブラによって機械語に変換されます。機械語プログラムはハードディスクなどの2次記憶装置上にファイルとして置かれていて、必要に応じて主記憶に読み込まれて、さらに必要に応じて部分的にCPUに読み込まれて実行されます。このように、

実行されている命令
データ

が共に主記憶に置かれるのがノイマン型コンピュータの特徴です。

ノイマン型コンピュータ --- 「プログラムもデータも同じメモリにおく」

Princeton アーキテクチャ --- 「命令」と「データ」を同じ経路でCPUが読み書きします (「命令をCPUが書き変える」ことは現在ではあまりやりません)。
Harvard アーキテクチャ --- 「命令を読む」経路と「データを読み書きする」経路をCPUが別に持っています。

主記憶は連続したアドレス(Address、番地)からなる記憶場所であり、通常8bit(=1byte)単位でデータを記憶します。 ASCII文字は1byteの中におさまりますが、もっと大きなデータは連続する複数の記憶場所を用いて記憶します(2byte, 4byte, 8byte単位など)。このとき、その(複数バイトの)データのアドレスはその中の最も小さなアドレスで表します。

little endian ---- 下位bitのデータを低いアドレスに置く方式 (Intel 8086, 486, Pentiumなど)
big endian --- 上位bitのデータを低いアドレスに置く方式 (MC68020, SPARC など)

    (例) 0x12345678 という32ビットデータを100番地〜103番地に記憶する場合
         100  101  102  103   (番地)
        0x78 0x56 0x34 0x12  ← little endian
        0x12 0x34 0x56 0x78  ← big endian

通常はbig endianであろうとlittle endianであろうと気にする必要はありませんが、通信によって異なるシステムの間でデータを転送するときには注意が必要となります (big endianに変換してから送るべきです)。

機械語命令とアドレッシング

機械語命令では、演算の種類(operation, 加算や減算など)と、オペランド(＝演算の対象を指定します。直接の値、レジスタ、メモリ中の番地など) を指定する必要があります。

    [一般的な命令のフォーマット]
     命令の種類   第1オペランド  第2オペランド  結果を格納する場所

この他に、次に実行されるべき命令のアドレスを必要とするアーキテクチャもありました(EDVAC, 1940年代)。しかし、現在では次のアドレスに置かれた命令を次に実行する (次に実行する命令を変えるには分岐命令を使う)のが一般的ですので、そのため第4オペランドは使われません。
命令アドレスフォーマット

4アドレスフォーマット
3アドレスフォーマット
2アドレスフォーマット
1.5アドレスフォーマット
1アドレスフォーマット
0アドレスフォーマット

オペランドを保持する目的でレジスタ(register)が導入されました。オペランドや計算結果を全てレジスタに保持するようにしても構いません (レジスタ対レジスタ演算、register-register operation)。

2レジスタフォーマット ←CISCでよく使われる方式
3レジスタフォーマット ←RISCでよく使われる方式

オペランドの場所を指定するために、いろいろなアドレッシングモード (addressing modes)が使われます。アドレスの計算がすべて終ってからオペランドの実際のアドレスが決定されます。このアドレスを実効アドレス(effective address)と呼びます (以下の5種類がよく使われます)。

イミディエットアドレッシング (immedicate addressing) --- 命令中にオペランドそのものが含まれる
絶対アドレッシング (absolute addressing) --- 命令中にオペランドのアドレスが指定される
レジスタ直接アドレッシング (register direct addressing) --- 指定されているレジスタにオペランドが保持されている
レジスタ間接アドレッシング (register indirect addressing) --- 指定されているレジスタにオペランドのアドレスが保持されている
相対アドレッシング (relative addressing) --- 命令中に指定されているオフセットと特定のレジスタの内容を加算してオペランドのアドレスを得る

CPUの設計によって、機械語命令は

可変長 ... 命令により長さが異なる
固定長 ... 命令は全て同じ長さ(たとえば32bit)である

の2通りの場合があります。

可変長命令 --- 多くのアドレッシングモードを持つCPUでは数種類の長さの命令を持つことが多いです。この場合はCPUは命令の最初の部分を取り出してみて初めて、その命令全体の長さはわかりますし、また、次の命令がどこから始まるかもわかります。
固定長命令 --- 最小限のアドレッシングモードしか持たないCPUはすべての命令の長さを同じにする傾向があります。この場合は命令の長さも、次の命令の開始位置も初めからわかっています。命令が32bit長だとすると命令をfetchするさいに4バイトまとめて fetchできるし、次の命令も4バイト先のアドレスからfetch できるので動作がとても簡単でかつ高速になります。

プロセッサの内部構造

プロセッサ内部では、内部バスが以下の構成要素を接続しています。

ALU (Arithmetic and Logic Unit, 算術論理演算ユニット) --- 加算や減算などの算術計算や論理演算を実行します。
レジスタファイル --- レジスタの集合
制御ユニット --- プロセッサ内に信号を出し各要素の動作を調整します。
特殊レジスタ
- PC (Programm Counter) --- 次に実行すべき命令のアドレスを保持します
- IR (Instruction Register) --- 現在実行中の命令を保持します

プロセッサの動作

フェッチサイクル (fetch cycle) --- 命令をメモリからプロセッサに取り込みます
実行サイクル (execute cycle) --- 取り込んだ命令を実行します

これらの動作は、さらに細かい連続したステップに分解できます。制御ユニットは、各ステップを開始する信号を正しいタイミングで生成してCPUを正しく動作させます。この制御ユニットの制御方法としては2種類があります。

ランダムロジックアプローチ(random login approach) --- 論理ゲートとカウンタにより回路として構成します。完全にハードウェア化されているので高速ですが、設計の変更をしたり複雑な命令を実現したりするのは困難です。
マイクロプログラム (micro program) --- それぞれのステップをマイクロ命令の並びで表現し、それを解釈して動作します(Wikes, 1951)。設計の変更をしたり複雑な命令を実現したりするのは簡単ですが、一般に動作速度は遅くなります。

マイクロプログラムを使う方式は1951年に提唱されましたが、実際に使われるようになったのは高速なプロセッサ内制御メモリが作れるようになった1960年代からです。しかし、1980年代にRISC(簡単な命令セットのみを持つ)が登場し、現在ではマイクロプログラムを使う方式は廃れています。

性能の改善方法

プロセッサの実装技術

1970年代は TTL/CMOS か ECL のどちらを用いるかが技術的選択の大きな問題でした。

TTL/CMOS (Transistor-Transistor Logic / Complementary Metal Oxide Semiconductor) --- 一般に、低速であるが集積度を大きくできる (VLSI化が可能)
ECL (Emitter-Coupled Logic) --- 一般に、高速であるが消費電力が大きく集積度が低い

MOSは1980年代中頃動作速度が大きく改良されて速くなったため、現在では多くのチップがMOS技術を採用しています。

計算速度

IPS (instructions per second) -- 「1秒間に何回基本的な機械語命令を実行できるか」を表します。
    MIPS (mega instructions per second) = 10^6 IPS
    GIPS (giga instructions per second)    = 10^9 IPS
    (M --> million という場合もある)
FLOPS (floating point operations per second) --- 「1秒間に何回浮動小数点演算を実行できるか」 を表します。
    MFLOPS (mega instructions per second) = 10^6 FLOPS
    GFLOPS (giga instructions per second) = 10^9 FLOPS

クロック周波数

内部サイクルタイム(= cycle time、クロック周期 = clock period) --- プロセッサが基本的な内部動作を実行するのに要する時間

クロック周波数 --- クロック周期の逆数

    クロック周期 10ns → クロック周波数 100MHz

同じ種類のプロセッサでは、クロック周波数が大きいほど処理能力も高くなります。
命令によっては実行に他の命令よりも多くのクロックを必要とするものがあります。このため、実際の実行速度は速い命令、遅い命令の混合の具合によって変わります。
命令をフェッチして実行するには一般に1つ以上の周期が必要になります。ただし、パイプライン技術とユニットの複数化技術を使った高速システムでは各周期ごとに命令を実行できます。

マイクロプロセッサシステム

マイクロプロセッサファミリの開発過程

1960年代後半から、集積回路技術の発展によって同じ面積により多くの回路を実現することが可能になり、小規模集積回路(SSI: Small scale integration, 1〜12ゲート), 中規模集積回路(MSI: Medium scale integration, 12〜100ゲート), 大規模集積回路(LSI: Large scale integration, 100〜1,000ゲート), 超大規模集積回路(VLSI: Very large scale integration, 1,000ゲート以上) へと発展してきました。この過程においてVLSIでマイクロプロセッサが開発されました。

    1971年          Intel 4004
    1970年代中旬    Intel 8080,  Motorola MC6800,   Zilog Z-80    
    1978年          Intel 8086,  Motorola MC68000
    1980年代        Intel 80286, Motorola MC68010
                          80386   MC68020,MC68030
    1990年代                486       MC68040
                         Pentium      MC88000(RISC)
                         ...           ...

回路の集積度をあげるには最小線幅を小さくしていく必要があります。細い線幅を利用できれば、同じ面積に多くのトランジスタを作り込むことができますし、またゲート伝播遅延(gate propagation delay time)も小さくできます。素子の高密度化とそれにともなうゲート伝播遅延の縮小化によって、プロセッサのクロック周波数はどんどん増大(高速化)しています。 (PentiumIII: 〜1.2GHz、Pentium4: 〜2GHz)。

マイクロプロセッサ開発過程における重要な特徴は、クロックスピードの高速化です。

    70年代    80年代    90年代前半    90年代後半  2000年台 ...
    1-8MHz    8-20MHz   50-100MHz     200-800Mhz  1GHz-..

クロック2倍化技術も90年代初頭に実現されました(例,intel 486DX2)。現在ではクロック3倍化、4倍化も行なわれています。

スーパースカラ

初期のマイクロプロセッサでは、平均して1クロックで高々1命令を実行するだけでした。このような、1度に1つの命令だけが実行可能であるプロセッサをスカラ・プロセッサ (scalar processor) とよびます。これにたいして、1サイクルで複数の命令を実行するプロセッサ (90年代前半に登場しました)をスーパースカラ・プロセッサ (super scalar processor) とよびます。 ALUなどの演算ユニットを複数持つことで実現されています。スーパースカラのユニット数は2〜3の場合がほとんどです (これ以上の命令が並列に実行可能である可能性はほとんど無いので)。

    (例) スカラプロセッサ    スーパースカラ・プロセッサ
         Intel 486        →   Intel Pentium  (2並列、u,vユニット)
         Micro SPARC      →   SuperSPARC     (3並列)

マイクロプロセッサアーキテクチャ

マイクロプロセッサシステムの基本アーキテクチャにおいては、バス(bus,共通線の集合)によって

マイクロプロセッサ
半導体メモリ
入出力インターフェイス
2次記憶(ハードディスク装置)

が接続されています。

バスには次の3種類があります。

データバス --- メモリからプロセッサに命令を運ぶ(フェッチ時)、プロセッサからメモリや入出力インターフェイスにデータを運ぶ

    (例) Intel 8080 (8bit CPU)  ---- 8本線
         Intel 8085 (16bit CPU)  ---- 8本線
         Intel 8086 (16bit CPU)  ---- 16本線
         MC68000 (32bit CPU)  ---- 16本線
         MC68020 (32bit CPU)  ---- 32本線
         Intel 486 (32bit CPU) ---- 32本線
         Intel Pentium (32bit CPU) ---- 64本線

アドレスバス --- アクセスするメモリや入出力インターフェイスのアドレスを運びます。

 (例) Intel 8080  (8bit CPU) --- 16本線 (2^16=64Kbyteアクセス可能)
      Intel 8086  (16bit CPU) --- 20本線 (2^20=1Mbyteアクセス可能)
      MC68020/30/40 --- 32本線 (2^32=4Gbyteアクセス可能)
      Intel 386/486/Pentium (32bit CPU) --- 32本線 (2^32=4Gbyteアクセス可能)

制御バス --- データや命令の転送を開始する信号や、いろいろなイベントを開始する信号を運びます。

アーキテクチャの発達過程

プロセッサの内部設計
- スーパースカラ方式を採用。
- パイプライン方式を採用 ---いくつかのユニットをオーバーラップ動作させる。
  - 命令のフェッチ
  - 命令のデコードとオペランドのフェッチ
  - 命令の実行
プロセッサ・メモリ・インターフェイス
- 通信バンド幅(bandwidth)を拡張する --- バスの本数を増やす
- メモリ・インターリーブを使う --- 複数のメモリユニットを使う
- プリフェッチバッファを使う --- 命令やデータを必要になるまえにプリフェッチし蓄えておく。
- キャッシュを使う --- 高速なメモリをプロセッサと主記憶の間に入れる
メモリシステムの階層化
- 仮想記憶 --- 2次記憶を使って主記憶を仮想的に広げる技術
- 2次記憶のアクセスにファイルストライピング (file striping)技術を使う --- 別々のハードディスクに連続したブロックを割り当てる
- RAID (redundant array of inexpensive disks) によって耐故障性を上げる --- 複数のディスクにまたがってデータが記憶され、またエラー検出／訂正用コードが付属しているので故障していないデータから元のデータを再構成することができる。
複数のプロセッサの利用
マルチ・プロセッサシステム
- メモリ共有型
- メモリ非共有型

縮小命令セットコンピュータ

Intel 8086 ファミリや Motorola MC68000 ファミリなどのプロセッサが発達していく中で、80年代に全く新しい発想で設計されたプロセッサが出現しました。

開発の動機

CISCの発想→「複雑な動作やアドレスモードを持つ命令を用いてハードウェアで実行すれば、同じことを基本的な命令だけで組み合わせて行なうよりも速い」

「複雑な命令」や「複雑なアドレッシングモード」

いくつかの基本的な命令を組み合わせた１つにまとめた命令
手続き呼びだし(procedure call)やパラメータの受渡しを支援する命令
OSやマルチプロセッサを支援する命令
メモリ番地への複雑な間接アクセス

CISCでは 100〜300種類の命令と、8〜20種類のアドレッシング・モードを持ちます。

    CPU           命令数     アドレッシング・モード
    VAX-11/780    303         16
    MC68020       109         18
    80386         111          8
      486         117         11

複雑な命令を採用すると、たくさんの種類の命令やアドレッシング・モードを表すために、一般に命令コートが長くなります。しかし、頻繁に使用される命令のコードが長いと実行速度に悪影響を与えます、頻繁に使用される命令は短いコードで表現することになります。こうして、命令語長を可変とする必要がでてくるわけです。

 (例) MC68000: 1〜5 word(2byte), 8086: 1〜6 byte, VAX11-780: 2〜57byte

1970年代下旬に生まれた疑問 → 「複雑な命令はプロセッサの動作にどのような影響を与えるのだろうか。また、追加された命令はシステムの速度を本当に向上させるのだろうか？」
調査で判明→ 「使われているのは単純な命令や単純なアドレッシングモードがほとんど。複雑な命令はあまり使われていないし、実行速度の向上には役立っていない。」

(例1)典型的なプログラムでは47%が代入文で、そのうちの80%が定数の代入文でした。
(例2) VAXの命令のうち、複雑な20%の命令を実現するマイクロコードは全体の60%を占めていますが、そのマイクロコードの実行時間はたったの0.2% に過ぎませんでした。

Hennessy & Patterson (1990) は数種類のCPUの命令の使用頻度を調べました。 8086に関する結果は以下の通りです。

(1) MASM で500行のアセンブリ言語プログラムのアセンブルする(実行命令数2,904,931)
(2) TurboC でDhrystoneベンチマークプログラムをコンパイルする(実行命令数2,365,711)
(3) Lotus1-2-3 で128セルのワークシートを4回計算する(実行命令数1,806,143)

Programm	(1)	(2)	(3)	平均
Operand Access
Memory	37	43	43	41
Immeidiate	7	11	5	8
Register	55	46	52	51
Memory Addressing
Indirect	12	9	15	12
Absolute	36	18	34	30
Displacemen	52	73	51	59
Instruction type data transfer
MOV	30	30	21	29
PUSH/POP	12	18	8	12
LEA	3	6	0	3
Arithmetic/logical
CMP	9	3	3	7
SAL/SHR/RCR	0	3	12	5
INC/DEC	3	3	3	5
ADD	3	3	31	3
OR/XOR	1.5	4.5	3	3
その他	-	-	-	3
Control/call
JMP	3	1.5	1.5	2
LOOP	0	0	12	4
CALL/RET	3	6	3	4
条件分岐	12	12	6	10

オペランドへのアクセスはほとんどがレジスタへのアクセス(51%)であり、命令の中では転送命令の割合が高い(MOVが29%, PUSH/POPが12%,条件分岐が10%) ことが判りました。

CISC では、以下のような使用頻度の高い命令は短くコード化しています。

レジスタへの定数のロード
レジスタへの小さな定数(0〜15)のロード
レジスタへやメモリへの0のロード
小さなリテラル(literal = 命令語中に保持されている定数のこと)による算術演算

このような「使用頻度が高い命令は短くコード化する」という不規則なコード化を行なったために、命令をデコード(decode = 命令解読) するためには複雑な論理演算が必要となります。そのため、たいていのCISCでは命令をマイクロコードを用いて実行しています。命令のデコードは逐次処理となります。命令の長さは最初の部分をデコードするまでわからないし、デコードは残りの部分をデコードするまで完了しないからです。

次のような疑問について、基本に立ち戻ってプロセッサを設計し直すと RISCの概念に辿り着きます。

複雑な命令を採用することによる効果に対する疑問
命令の使用頻度には偏りがあります。 CISCでは使用頻度の高い命令を短くコード化することで高速化しています。 RISCでは使用頻度の低い命令を全く用意しないことで残りの命令を高速化します。
VLSIに実装する際のトランジスタの最適な利用法
集積技術の進歩によって増えたトランジスタの使い方。 CISCでは「他の演算の実行速度が遅くなるという不利益があっても複雑な命令を追加します」。 RISCでは「命令を簡単にし余った面積を他の目的、たとえばレジスタやキャッシュ、並行動作する演算回路のために使います」。 VLSIを複雑にしていくと、回路の浮遊容量や信号遅延のために構成要素のスピードが低下することにも注意が必要です。
マイクロコードのオーバーヘッド
マイクロコードはプロセッサ内の非常に高速な制御メモリに記憶されます。制御メモリの速度が主記憶(コアメモリ)の速度に比べて非常に高速である場合には、マイクロコードによるオーバーヘッドは小さくて無視できます。しかし、近年は主記憶(半導体メモリ)の速度が高速になり、制御メモリの速度との差が小さくなってきたため、マイクロコードのオーバーヘッドが無視できなくなってきました。
コンパイラの進化
最適化コンパイラの進化により、プロセッサの特徴に合わせた最適化コード(多数のレジスタやキャッシュの活用、適切な命令の配置など) をソフトウェア的に生成できるようになってきました。

RISCは、「全体として性能が向上するならば複雑さをソフトウェアに押し込む(=ハードウェアを簡単にすることによって処理速度を向上させる)」という思想に基づいています。頻繁に使われる基本演算はハードウェアで実現する一方、あまり使われない複雑な演算は他の演算の実行速度に悪影響を及ぼす場合は用意しないわけです。

RISCに対する反論：「機械語命令が単純であればプログラムは大きくなり (キャッシュに入りきらなくなるなどの原因で)遅くなる」
反論への反論：「最適化されたコードが生成されるのでそんなにプログラムは大きくはならない」

CISCにもRISCの長所を採り入れる動きがあります (多数のレジスタ、プロセッサの内部情報を利用する最適化コンパイラ、など)。最近は、CISCの機械語を採用していても、CPUの内部では RISCに基づく高速なハードウェアで命令を処理している例もあります。例えば Pentium では、CISCのi486の命令コードを RISC86 という RISC命令に内部で変換してRISCに基づくハードウェアで処理しています。

RISCの特徴

命令は固定長
命令数は128以下
命令はハードウェアで直接実行する(マイクロコードは使わない)
1命令は1サイクルで実行する
アドレッシングモードは4つ程度
メモリ操作はロードとストアのみ
算術演算はレジスタに対して行なう (3レジスタフォーマット)
多くのレジスタを用意

RISCの例

IBM 801

RISC方式に基づいて設計された最初のコンピュータ (1975〜1979年に設計、1982年公表, Radin 1983)。

3レジスタ命令フォーマット
サイクルタイム (66ns)
32個の汎用レジスタ
メモリ操作は「レジスタへのロード」と「レジスタからのストア」のみ
120個の32ビット長命令
2個のアドレッシングモード(ベース＋インデックス、ベース＋即値)
最適化コンパイラ
4ステージ・パイプライン --- 命令フェッチ、レジスタリードまたはアドレス計算、ALU演算、レジスタライト

プロジェクトの重点課題は「最適化コンパイラの設計」。

定数はコンパイル中に評価
ループの短縮化(不変式をループ外へ移動する)
可能な限り中間結果を再利用する
手続きのインライン展開
変数のレジスタ割付けの最適化 --- メモリアクセスを最小化
レジスタのカラーリング (Coloring、色割り当て)

大学での初期の研究によるプロトタイプ --- RISC I/II と MIPS

RISCをVLSI上に初めて実装。

Patterson (Univ. of California, Berkeley) --- RISC I (1982), RISC II (1983)
Hennessy (Stanford Univ.) --- MIPS (1983)

	RISC I	RISC II	MIPS
レジスタ数	78	138	16
命令数	31	39	55
アドレシングモード	2	2	2
命令フォーマット	2	2	4
パイプラインステージ	2	3	5

RISC I/IIの流れをくむ SPARC アーキテクチャのCPUは、現在では Sun のWorkStationなどで採用されています。 MIPS アーキテクチャの流れをくむ R3000, R4000 などのCPUは、現在では SGI のWorkStation や Nintendo64, Sony PlayStation などで採用されています。

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